Chipproductie: koper

Op chips ter grootte van vingernagels moeten tientallen miljarden transistoren duizend keer dunner worden verbonden door metalen draden dan een menselijk haar. Tegen de tijd dat het proces het 130 nm -knooppunt bereikt, zijn traditionele aluminium interconnects niet langer voldoende - en de introductie van koper (CU) is als een "metaalrevolutie" op nanoschaal, waardoor een kwalitatieve sprong is in chipprestaties en energie -efficiëntie.

 

1. Waarom koper? -De drie grote dilemma's van aluminium interconnectie

Aluminium (AL) domineerde de interconnectruimte gedurende 30 jaar voordat IBM voor het eerst koper introduceerde bij de productie van chip in 1997, maar het Nano -tijdperk legde zijn fatale gebreken bloot:

Kenmerk	Al	Cu	Voordeel verbeteren
Weerstand	2,65 μω · cm	1.68 μω · cm	Afnemen 37%
Weerstand tegen elektromigratie	Foutstroomdichtheid<1 MA/cm²	>5 ma/cm²	5x verbetering
Thermische expansiecoëfficiënt	23 ppm/ graad	17 ppm/ graad	Betere match voor siliconen -substraten

Aluminiums rout: in het knooppunt van 130 nm is de aluminium draadweerstand goed voor 70% van de RC -vertraging en de chipfrequentie zit vast bij 1 GHz; Bij een stroomdichtheid van> 10⁶ A/cm² worden de aluminiumatomen "weggeblazen" door elektronen en breken de draden.

0040-09094 Kamer 200 mm

II.The Secret of Copper Interconnects: The Double Damascus Process

Koper kon niet direct worden geëtst en ingenieurs hebben het dubbele Damascus -proces (Dual Damascene) uitgevonden:

Proces (neem het 5 nm -knooppunt als voorbeeld):

1. Diëlektrische laag inkeping:

Fotolithografie op low-K materiaal, het uiten van draadgroeven en vias);

2. Bescherming op atoomniveau:

afzetting van een barrièrelaag van 2 nm tantalum (TA) (koperen diffusieresistentie); afzetting van 1 nm ruthenium (RU) zaadlaag (verbeterde hechting);

3. Super gevulde plating:

Energie in koperen plating-oplossing (CUSO₄ + additieven) voor bottom-up vulling;

4. Chemisch mechanisch polijsten:

Polijsten in twee stappen: eerst de koperen laag slijpen en vervolgens de barrièrelaag polijsten, de oppervlakte-golvend <0,3 nm.

III, De centrale rol van koper in chips

1. Wereldwijd onderling verbonden "Galvanic slagaders"

High-layer thick copper wire (M8-M10 layer): thickness 1-3 μm, transmission clock/power signal (current>10 ma); De graan> 1 μm na het gloeien na 1100 graden.

2. Lokaal onderling verbonden "nanodraden"

Koperen draden met lage laag (M1-M3-lagen): 10-20 nm lijnbreedte, verbindend aangrenzende transistors; Cobalt-ingekapselde koperen technologie remt elektromigratie.

0200-27122 6 "voetstuk

3. Driedimensionale gestapelde "verticale liften"

Door-Silicon Vias (TSV): koperen pilaren met een diameter van 5 μm en een diepte van 100 μm verbindt de bovenste en onderste chips; Thermische expansie -matching -ontwerp om stress te voorkomen.